TimeQuest для чайников. Часть 4 (Как много интерфейсов разных)

Source-Synchronus Input

Вот мы и подходим к последнему типу рассматриваемых интерфейсов. Как мы уже рассматривали в таких интерфейсах тактовая частота идет от отдельного генератора или источника. И в данном случае описание констрейнов идет через виртуальный клок. Рассмотрим опять наш АЦП 

module adc (input clk, input [9 : 0] adc_dat, output logic [9 : 0] data);

  logic [9 : 0] adc_io_reg;
  logic [9 : 0] adc_reg;

  always_ff @(posedge clk) begin
    {adc_reg, adc_io_reg} <= {adc_io_reg, adc_dat};
  end

  always_ff @(posedge clk) begin
    data <= adc_reg;
  end

endmodule

sdc файл в этом случае будет следующий

set_time_format -unit ns -decimal_places 3

derive_clock_uncertainty

create_clock -period 100MHz -name {clk} [get_ports {clk}]
create_clock -period 100MHz -name {virt_clk}

set_clock_groups -exclusive -group {clk virt_clk}

set CLK_as_delay_max [expr 30.0*0.007]
set CLK_as_delay_min [expr 30.0*0.007]

set CLK_ad_delay_max [expr 30.0*0.007]
set CLK_ad_delay_min [expr 30.0*0.007]

set ADC_DATA_delay_max [expr 20.0*0.007]
set ADC_DATA_delay_min [expr 20.0*0.007]

set ADC_Tco_max       6.5 
set ADC_Tco_min       2.5

set_input_delay -clock {virt_clk} -max [expr $CLK_as_delay_max + $ADC_Tco_max + $ADC_DATA_delay_max - $CLK_ad_delay_max] [get_ports {adc_dat[*]}]

set_input_delay -clock {virt_clk} -min [expr $CLK_as_delay_min + $ADC_Tco_min + $ADC_DATA_delay_min - $CLK_ad_delay_min] [get_ports {adc_dat[*]}]

Как вы видите sdc файл аналогичен тому что использовался для Source Synchronus Output и построен по тем же правилам. Собираем, запускаем анализ и

Как видите все в шоколаде %) 

Вот мы с вами и закончили рассмотрение самой большой и требующей тонкой настройки и шаманства область приложения TimeQuest. Некоторые могут сказать "зачем нам что-то констрейнить и так сойдет", что ж это их право. Я же думаю, что знать, что твое устройство будет работать во всех Worst Case без ошибок по времянке лучше, чем сидеть и ждать пока где-то эта ошибка выстрелит  %)